申請/專利權人：合肥奎芯集成電路設計有限公司;上?？炯呻娐吩O計有限公司

申請日：2022-11-18

公開（公告）日：2023-03-17

公開（公告）號：CN115664389B

主分類號：H03K5/04

分類號：H03K5/04;H03K5/1534

優先權：

專利狀態碼：有效-授權

法律狀態：2023.03.17#授權;2023.02.17#實質審查的生效;2023.01.31#公開

摘要：本發明提供一種時鐘信號占空比自適應調整電路和調整方法，其中電路包括：由多個PMOS晶體管和NMOS晶體管組成的上拉下拉網絡，用于對輸入的時鐘信號進行占空比調整；上升時間檢測器，用于檢測調整后的時鐘信號的上升時間；下降時間檢測器，用于檢測調整后的時鐘信號的下降時間；第一比較器，用于對比上升時間和下降時間；驅動控制模塊，用于在上升時間和下降時間不相等時，根據上升時間和下降時間生成各個PMOS晶體管和NMOS晶體管對應的驅動控制信號，并控制相應晶體管的開閉狀態。本發明調整方向明確，能夠實現高效的占空比調整，并且上述調整方式可以拉平時鐘信號的上升時間和下降時間，可適用于雙沿工作的電路中。

主權項：1.一種時鐘信號占空比自適應調整電路，其特征在于，包括：由多個PMOS晶體管和NMOS晶體管組成的上拉下拉網絡，用于對輸入的時鐘信號進行占空比調整；上升時間檢測器，用于檢測調整后的時鐘信號的上升時間；下降時間檢測器，用于檢測調整后的時鐘信號的下降時間；第一比較器，用于對比所述上升時間和所述下降時間；驅動控制模塊，用于在所述上升時間和所述下降時間不相等時，根據所述上升時間和所述下降時間生成各個PMOS晶體管和NMOS晶體管對應的驅動控制信號，并控制相應晶體管的開閉狀態；所述上拉下拉網絡的輸出端與所述上升時間檢測器和所述下降時間檢測器的輸入端相連，所述上升時間檢測器和所述下降時間檢測器的輸出端與所述第一比較器的兩個輸入端相連，所述第一比較器的輸出端與所述驅動控制模塊的輸入端相連，所述驅動控制模塊的輸出端與各PMOS晶體管和各NMOS晶體管的柵極相連；所述上升時間檢測器包括：上升時間檢測電路和第一積分電路；其中，所述上升時間檢測電路包括：第一延遲電路、第二比較器、第三比較器、第一異或門，和第一與門；所述上拉下拉網絡的輸出端與所述第一延遲電路的輸入端以及所述第一與門的一個輸入端相連；所述第一延遲電路的輸出端與所述第二比較器和所述第三比較器的同相輸入端相連，所述第二比較器的反相輸入端與提供第一參考電壓的電源相連，所述第三比較器的反相輸入端與提供第二參考電壓的電源相連，所述第一參考電壓大于所述第二參考電壓；所述第二比較器和所述第三比較器的輸出端與所述第一異或門的兩個輸入端相連，所述第一異或門的輸出端與所述第一與門的另一輸入端相連；所述第一與門的輸出端與所述第一積分電路的輸入端相連。

全文數據：

權利要求：

百度查詢： 合肥奎芯集成電路設計有限公司;上?？炯呻娐吩O計有限公司 時鐘信號占空比自適應調整電路和調整方法

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